TCXO和CO-VCTCxO布局和布局规则：

Important：

本文件是为了减少晶体的热冲击。请预留足够的面积，以供晶形布线及保留区域使用.时钟稳定性是影响GPS性能的重要因素。

Placement：

使晶体远离热源>10毫米(即2/3/4G PAS和PMIC)；

使晶体远离ConSys>2.5毫米。芯片(用于TCXO)；

使晶体远离收发器>2.5毫米(用于共同VCTCXO)；

保持所有晶体组件>0.25毫米远离周围的金属；

至少保留4层PCB的前两层金属内层和至少前3层内部机密B.至少保留4层PCB和l层的前两层金属东前三层金属，6层，包括主要地面；

不要将晶体直接置于另一边的热源下(即CPU和MMPA)。

Layout：

使用最小宽度跟踪(≤4 mil)完成所有晶体路由(即电压、时钟和GND跟踪)；

不要将晶体GND痕迹连接到主GND。使用晶体GND跟踪直接连接到芯片的晶体GND引脚(即ConSys)。芯片、收发信机或PMIC晶体GND引脚)；

晶体GND的长度应>10 mm；

让所有的晶体路线远离高速和能量的痕迹。

MT6625L 4 Layers TCXO Layout Recommendations

MT6625L 6 Layers TCXO Layout Recommendations

MT6630 6 Layers TCXO Layout Recommendations

6 Layers co-VCTCXO Layout Recommendations

对于PCB布线要求，它可以使用L3保留区域(虚线)的VCTCXO GND岛作为L4路由。并且让所有的晶体路线远离高速和能量的痕迹。

资料来自一牛网论坛--MT8735 http://bbs.16rd.com/thread-450075-1-1.html